인텔(NASDAQ:INTC)은 오늘 미국 칩 제조업체가 차세대 칩 기술의 선두에 서게 된 ASML Holding NV(AS:NASDAQ:ASML)의 새로운 "High NA EUV" 리소그래피 툴을 최초로 조립한다고 발표했습니다. 3억 5천만 유로(3억 7천 3백만 달러)에 달하는 이 장비의 조립은 반도체 업계에서 경쟁사를 능가하기 위한 인텔의 전략에서 중요한 단계입니다.
고 NA EUV 리소그래피 시스템은 칩 설계를 최대 3분의 2까지 축소하여 더 작고 빠른 칩을 생산하도록 설계되었습니다. 칩의 크기는 속도와 에너지 효율을 결정하는 핵심 요소이기 때문에 이러한 발전은 매우 중요합니다. 그러나 이 기술을 구현하려면 이전 기술에 비해 높은 비용과 잠재적인 신뢰성 문제와 이점을 비교하는 등 재정적, 공학적 과제가 수반됩니다.
인텔의 리소그래피 디렉터인 마크 필립스는 기자들과의 브리핑에서 "우리는 이 툴을 도입할 때 가격에 동의했으며, 비용 효율적인 용도가 있다는 확신이 없었다면 그렇게 하지 않았을 것"이라며 투자에 대한 자신감을 드러냈습니다.
인텔이 고난도 EUV 기술을 채택하기로 한 것은 이전 접근 방식에서 전략적으로 전환한 것입니다. 인텔은 처음에 ASML의 첫 번째 EUV 제품 사용을 미루고 대신 '멀티 패터닝' 기술을 선택했습니다. 인텔의 CEO인 팻 겔싱어는 이러한 결정이 실수였다고 인정했으며, 이로 인해 생산 비효율성과 칩 결함률이 증가했습니다.
이제 인텔은 최첨단 칩에 1세대 EUV 기술을 사용하면서 고난도 EUV 시스템으로 보다 원활하게 전환할 수 있을 것으로 예상하고 있습니다. 2층 버스만큼 큰 이 새로운 장비는 올해 말 오리건주 힐스버러에 위치한 인텔 캠퍼스에서 가동될 예정입니다.
인텔은 2025년으로 예정된 14A 세대 칩 개발에 고 NA EUV 툴을 활용할 계획이며, 2026년 조기 생산, 2027년 본격적인 상업 생산에 돌입할 예정입니다.
리소그래피 시스템 시장의 지배적인 업체인 ASML도 대만 반도체 제조 회사(TSMC)나 한국의 삼성전자(KS:005930)가 될 가능성이 높은 다른 고객사에 두 번째 고 NA 시스템을 출하하기 시작했습니다.
이러한 대규모 툴을 설치하는 데는 최대 6개월이 소요될 수 있으므로 인텔은 차세대 반도체 기술 개발 경쟁에서 유리한 고지를 선점할 수 있습니다. 이 전략적 움직임은 빠르게 진화하는 글로벌 칩 시장에서 경쟁 우위를 유지하려는 인텔의 의지를 강조합니다.
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